LSI設計の基本 RTL設計スタイルガイド Verilog HDL編／株式会社エッチ・ディー・ラボ - ショッピング・ショップ | 通販検索

■□ 著者のプロフィール ――――――――――――――□■

ますます増大する高集積化、高速化、省電力化の要求で、システムレベル・ツール、HDLツール、合成ツール等の先端EDA技術の導入は必須のものとなっています。

しかしながら、本当の意味での設計品質や設計生産性の劇的な向上には、EDA技術を使う設計者の回路設計知識（Design Knowledge）、設計手法（Design Methodology）、EDAツールを使いこなす知識（EDA Knowledge）の向上、さらには社内風土の変革までをも考慮したトータルな設計力強化策が必要とされます。

回路設計の総合コンサルティング会社「エッチ・ディー・ラボ」は、回路設計のエキスパート集団として真の設計生産性、設計品質の向上を獲得するための高度で柔軟な技術サービスを提供します。

システムのほとんどが1つのチップに搭載されるSoC時代を迎え、ニーズの多様化と市場競争力のキーになるSoC製品の短期開発の要求にいかに応えるかがSoC設計技術に対する大きな課題となっております。

「RTL設計スタイルガイド」 は、IP記述基準として、ハードウェア記述言語によるRTL設計を進めるための設計スタイルを定義したものです。設計スタイルを標準規定することで設計者によって異なる記述スタイルや合成、検証などの設計手法を共通化することができます。そして記述の読解性が向上し、IPの再利用化に寄与することを狙いとしております。